Dans le cadre de l’avènement du « open hardware » et plus particulièrement de l’ISA RISC-V, Thales en collaboration avec le GDR SoC2 et le CNFM propose d’organiser le premier concours de design open-HW.
Ce concours doté de différents prix à pour objectif l’optimisation de l’implémentation sur cible FPGA d’un coeur de processeur dénommé ARIANE (décrit en System-Verilog). L’objectif est pour un groupe d’étudiants (de niveau M2 avec éventuellement un doctorant) d’essayer d’optimiser au mieux cette implémentation. Plus de détails dans le fichier joint.
Dans ce cadre nous vous sollicitons pour savoir si vous seriez intéressé pour proposer à vos étudiants de participer à ce concours. Le planning général du concours sera adapté pour permettre un maximum d’écoles de participer en fonction de chaque organisation des formations (projet technique, projet de fin d’année, …).
Merci de retourner votre déclaration d’intérêt avant le 11 septembre (désolé pour ce délai très court) à Jérome Quévremont (jerome.quevremont@thalesgroup.com), Sébastien Pillement (sebastien.pillement@univ-nantes.fr), et Pascal Benoit (pascal.benoit@lirmm.fr)
N’hésitez pas à nous contacter pour de plus amples renseignements ou question d’organisation,